FPGAである計算をさせる回路を作りました(ISE12.2を使用)。

ohyo02さん

内部回路を非同期で設計されてますか？ それとも同期回路で設計されてますか？
実際の回路を見ないと正確な回答にはならないと思いますが、推測も入れてということで・・・。

感じから見て、非同期回路のように思われます。表示をLEDに点灯させているので、最終段はラッチだと思います。が、問題はその最終段の前で、信号の変化のタイミングと同時にラッチエッジを変化させてませんか？

シュミレーションの結果は正しくても、同時変化に対する処理は計算上と実配線では異なります。
FPGAの場合、論理計算で正しくても回路の配置配線までは最適化されないので（ASICではある程度調整が効きます）特にラッチのホールドタイムには注意が必要です。
タイミングチャートをちゃんと作って、変化点の怪しそうなところはデータ確定から十分ホールド時間を確保していることを確認してラッチをかけるようにします。

なかなか頭の中だけで作ってるとわかりにくいかもしれませんが、タイミングを紙に書けば、だんだん見えてきます。。。 経験者談。

高度なシュミレータだと遅延配線込のシュミレーションもやってくれますが、簡単にできるのが身上のFPGAでは実際やられることはあまりないようです。