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DDR2では、なぜCLK、DQS、DQの等長配線が求められるのでしょうか? DQの最初のラ...

alt********さん

2012/6/3001:24:48

DDR2では、なぜCLK、DQS、DQの等長配線が求められるのでしょうか?
DQの最初のラッチにはDQSが使用されているのだと思うのですが、
なぜCLKも等長に配線する必要があるのでしょうか?

恐らくコントローラー内部でのクロックの乗せ替えなどの処理が理解できていないのだと思います。
資料の提示だけでも結構ですので、教えていただけると助かります。

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ベストアンサーに選ばれた回答

fuk********さん

編集あり2012/6/3014:51:56

DDR2の中身についてはよく知りませんが。
回路とプリント板の設計と製造をしやすくするために、CLK、DQS、DQ、が等長である、と言う仕様をまず決めた。それを前提にDDR2の中身を設計した、からではないでしょうか。
CLKが等長でなくなると、DDR2の中の動きがグチャグチャになってしまうのではないでしょうか。

質問した人からのコメント

2012/7/2 04:29:22

回答ありがとうございます。
等長配線が配線遅延の調整であることは理解しています。

アドレス系の信号はCLKでラッチしているのに対して、DQをラッチするためにはDQSを使用しているはずです。であれば、DQ、DQSの制御に関してのみ考えると、CLKはDQやDQS等を作り出す基準となっているのみだと自分は理解しています。
なぜCLKとDQ,DQSの位相を合わせる必要があるのかがよく分かりません。
詳しくプロトコルを調べてみたいと思います。

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uch********さん

2012/6/3018:04:57

信号を送り出すICからの信号を受け取る側IC間で同じタイミングで信号を受け取る必要があります。

DDR2は動作クロック=2GMzでクロック間立ち上がり立下り時のデータに受け渡しを行います。
Data信号は25ps(0.00000000025秒)という短い時間で制御していますので、配線抵抗による信号の遅延が特定信号(例えばクロック)で遅れると意図したデータを受信側が受け取れなくなるため、配線の抵抗と寄生容量を信号間で全て同じにする必要があるからです。
配線により発生する時定数(信号遅れΔT=CR)のΔTを同じにするためです。

max********さん

2012/6/3017:50:51

配線の長さが違うと、データに対するクロックの位置関係が変わってしまいます。
電線(パターン)で信号のディレーが発生するからです。

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